Cadance近日发布了全球首款用于自动化芯片设计和验证的超级AI智能体ChipStack 解决方案，它由一系列智能体构成智能工作流，可从规范和高阶描述中自主创建和验证设计，为编码设计、测试平台、创建测试计划、回归测试编排、调试和自动修复问题提供高达 10 倍的效率提升。
ChipStack AI超级智能体是 Cadence “智能系统设计”理念的一个具体体现，通过AI 编排、基于原则的仿真和加速计算等技术协同变革半导体设计和验证工作流。
ChipStack 编排和调度一组使用Cadance EDA工具的AI Agent：
展开剩余75%精神模型（Mental Model）：将原始设计资源转化为一个全面、结构化的知识库，作为所有下游设计和验证代理的唯一信息来源
RTL优化Agent：优化RTL（Register-Transfer Level）以满足功耗、性能和面积限制 设计更新Agent：基于新的需求更新升级当前的RTL 正式化Agent（Formal Agent）：生成正式验证计划以及相应的系统Verilog断言（SVA），并使用Cadence Jasper正式验证平台自动进行证明。 UVMAgent：生成/升级动态验证计划以及相应的UVM (Universal Verification Methodology)序列、检查器和覆盖率。 单元测试Agent：为给定设计生成 SystemVerilog 单元级测试，使芯片设计人员能够快速验证其设计。 调试Agent：提供自主分诊和故障根本原因分析，并生成测试修复建议。 SoC Agent：根据规范要求生成SoC fabric RTL和IP，并附带验证资料。 签核 Agent：分析RTL设计，识别结构问题，并提供纠正。ChipStack 结合了智能体能力和Cadance之前发布的优化AI和AI助手，如Verisium验证平台 、Cerebrus智能芯片浏览器、JedAI数据和AI平台等，这些过往的AI已经应用于超过1000次的芯片流片。
ChipStack AI 灵活的支持基于云或本地部署的前沿模型，如开放的 NVIDIA Nemotron 模型，或云端的OpenAI GPT 模型。
ChipStack 现已提供早期访问，Altera、NVIDIA、Qualcomm 和 Tenstorrent 等全球顶尖芯片设计和系统公司已经进行了早期部署。
“Cadence ChipStack 在某些领域显著减少了我们的验证工作量，大约减少了 10 倍，使我们的团队能够更快、更自信地实现闭环，” Altera 工程高级总监 Arvind Vidyarthi 表示。“通过将交互式、工程师实时参与体验与 Cadence 先进的 AI 驱动验证技术相结合，我们正在实现阶梯式的生产力提升，并在我们最复杂的设计中实现更深入的功能覆盖。”
“随着半导体复杂性的持续加速，人工智能已成为设计下一代芯片的关键，”英伟达工业与计算工程业务总经理Timothy Costa表示。“我们与Cadance的合作，包括像 ChipStack AI 这样的创新，展示了如何将智能推理能力（如心智模型）和自动形式化测试计划生成与英伟达加速计算相结合，为芯片设计人员解锁新的生产力与效率水平。”
“高通很高兴与Cadance合作，对 ChipStack 进行广泛用户群体的评估，”高通工程副总裁Paul Penzes表示。“早期结果表明性能提升显著且令人鼓舞，我们期待实现生产力的提升。”
“ChipStack 显著提升了我们形式验证工作的效率，”RISC-V Cores 首席工程师、Tenstorrent 的 Daniel Cummings 表示。“在对三个关键设计模块的三个月评估中，它将验证时间缩短了高达 4 倍。在 Tenstorrent 硬件上运行该智能体也展示了我们为生产规模的 LLM 工作负载提供高性能、本地推理的能力。”
AIE看法：
在研发设计领域，利用多智能体协同架构完成自主智能化设计、仿真、验证的全流程工作，已然成为重要趋势，不仅在芯片领域，在机械、电子等其它行业，该趋势同样明显，也已经有一些公司在开展相关探索。
多智能体协同对工作流的提效可能是惊人的，近日国内爆火的AI生视频模型Seedance2.0正是内含了多智能体架构，输出效果相比之前实现了跨越式提升，在工业设计相关领域，如果能完成相似的Agent，潜力也是巨大的。
当然，工业领域数据基础不足、多源数据杂乱等问题，可能会制约多智能体协同架构应用的发展速度，尽管当前多个探索案例已经出现，要实现广泛落地还需要更长的时间。
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